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Option 1: Reference Clock Jitter
Figure 2-9: Reference Clock Option 1: Reference Clock Jitter
UG-1146
2015.05.04
Link and Simulation Setting
2-11
Functional Description
Altera Corporation
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JNEye User Guide
1
Contents
2
System Requirements
4
Installation
5
Program and File Types
6
Passivity Violation Check
10
Impact on Link Simulation
10
Accuracy
10
Recommendations
10
Link and Simulation Setting
12
• Option 2: Phase Noise
19
Transmitter Setting
28
Jitter/Noise Component
32
Name Description Unit Support
33
Comments
33
Transmitter Options
38
Characterization Data Access
41
Receiver Setting
48
JNEye Name Quartus II Name
53
Jitter/Noise Setting
55
Receiver Options
61
Channel Setting
68
System Options
83
BER Contour
91
Q-Factor Curve
92
Waveform Spectrum Plots
98
JNEye Data Viewer Module
100
Altera Corporation
100
Functional Description
100
Send Feedback
100
2015.05.04
101
JNEye Channel Viewer Module
104
Channel Plot Panel
107
Channel List Panel
108
Plot Option Panel
110
S-parameter Mode Panel
111
Plot Configuration Panel
112
Channel Analysis
118
10GBASE-KR Channel Compliance
124
Analysis Example
128
Options Panel
134
Output Options Panel
135
JNEye Channel Designer
137
Stripline Component
142
Tutorial: PCI Express 8GT
152
Methodology
154
Phase Noise Spurs
155
1 KHz –84 10 MHz –96
156
1 MHz and above –140
156
Setup and Initialization
157
Setting Up the Control Module
158
Constructing the Channel
161
Completing the System
164
Analysis
165
Related Information
177
Additional Information
193
How to Contact Altera
194
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